Analizador lógico de tiempos implementado en arquitectura digital reprogramable

Abstract

RESUMEN: En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados.

ABSTRACT: The conception, design, simulation, and implementation of a timing logic analyzer implemented on a reprogrammable digital architecture are described in this paper. The system was specified in VHDL [1] and implemented in a platform based on a FPGA (Field Programmable Gate Array) Spartan II. This methodology for analyzer implementation, allows obtaining a flexible, economic an efficient system in regards to processing capacity, since its modular characteristics make possible, through the use several of the developed subsystems, to scale the system when necessary.