Arquitectura de decodificador de video orientada al bajo consumo para acompañantes móviles digitales

Abstract

RESUMEN: Este artículo, expone la implementación de un sistema de decompresión de video digital orientado al bajo consumo consumo de potencia para dispositivos móviles, el cual cumple con el perfil simple del estándar H.263 y ha sido sintetizado en un dispositivo lógico programable (FPGA). Se implementan cuatro diferentes tipos de arquitecturas del módulo 2D-IDCT para lograr una reducción del consumo de potencia dinámica en el decodificador. Las técnicas de bajo consumo usadas consisten en la reducción de tamaño de bits en las MAC (multiplicadores de baja precisión), omisión de bloques nulos y la reducción de conmutación en memoria, con las cuales se logra reducciones hasta del 70% en el consumo de la 2D-IDCT y de hasta un 74% en el decodificador de video H.263.

ABSTRACT: This paper deals with the implementation onto an FPGA of a low power video decompression system that complies with the H.263 standard. Four different architectures for the 2D-IDCT module have been implemented, looking for the reduction of the decoder’s dynamic power consumption. Low power techniques employed in this work consist of bit-width reduction in MAC operations (low precision multipliers), avoiding block null processing, and memory bus commutation reduction. Results are very promising in terms of power consumption, saving up to 70% in the 2D-IDCT module, and up to 74% in the whole H.263 decoder.